Consiglio Nazionale delle Ricerche

Tipo di prodottoContributo in atti di convegno
TitoloEmbedded three-bit ECC for Emerging Memories
Anno di pubblicazione2016
FormatoElettronico
Autore/iM. Ferrari A. Tomasoni S. Bellini P. Amato M. Sforzin C. Laurent
Affiliazioni autoriIEIIT, Consiglio Nazionale delle Ricerche DEIB, Politecnico di Milano Micron Semiconductor Italia s.r.l.
Autori CNR e affiliazioni
  • MARCO PIETRO FERRARI
  • ALESSANDRO TOMASONI
Lingua/e
  • inglese
AbstractEmerging Memories (EMs) could benefit from Error Correcting Codes (ECCs) able to correct few errors in a few nanoseconds. The low latency is necessary to meet the DRAM-like and/or eXecuted-in-Place requirements of Storage Class Memory devices. In this paper we design an ECC decoder of a shortened BCH code with 256-data-bit page able to correct three errors in less than 3 ns. The tight latency constraint is met by precomputing the coefficients of carefully chosen Error Locator Polynomials, by optimizing the operations in the Galois Fields and by resorting to a fully parallel combinatorial implementation of the decoder. The latency and the area occupancy are first estimated based on the number of elementary gates.Eventually, the implementation of the solution by Synopsys topographical synthesis methodology in 54nm logic gate length CMOS technology gives a latency lower than 3 ns and a total area less than 250 000 umq.
Lingua abstractinglese
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Pagine da1
Pagine a6
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Stato della pubblicazionePublished version
Indicizzazione (in banche dati controllate)-
Parole chiaveError Correction Codes, Flash Memories, DRAM, Emerging Memories, Storage Class Memories
Link (URL, URI)-
Titolo convegno/congressoWorkshop on Mobile Systems Technologies
Luogo convegno/congressoMilano
Data/e convegno/congresso23/9/2016
RilevanzaInternazionale
RelazioneContributo
Titolo parallelo-
Note/Altre informazioni-
Strutture CNR
  • IEIIT — Istituto di elettronica e di ingegneria dell'informazione e delle telecomunicazioni
Moduli CNR
    Progetti Europei-
    Allegati