Consiglio Nazionale delle Ricerche

Tipo di prodottoArticolo in rivista
TitoloMapping interleaving laws to parallel turbo and LDPC decoder architectures
Anno di pubblicazione2004
Formato-
Autore/iTarable, A; Benedetto, S; Montorsi, G
Affiliazioni autoriPolytechnic University of Turin
Autori CNR e affiliazioni
  • ALBERTO TARABLE
Lingua/e-
AbstractFor high-data-rate applications, the implementation of iterative turbo-like decoders requires the use of parallel architectures posing some collision-free constraints to the reading/writing process from/into the memory. This consideration applies to the two main classes of turbo-like codes, i.e., turbo codes and low-density parity-check (LDPC) codes. Contrary to the literature belief, we prove in this paper that there is no need for an ad hoc code design to meet the parallelism requirement, because, for any code and any choice of the scheduling of the reading/writing operations, there is a suitable mapping of the variables in the memory that grants a collision-free access. The proof is constructive, i.e., it gives an algorithm that obtains the desired collision-free mapping. The algorithm is applied to two simple examples, one for turbo codes and one for LDPC codes, to illustrate how the algorithm works.
Lingua abstract-
Altro abstract-
Lingua altro abstract-
Pagine da2002
Pagine a2009
Pagine totali8
RivistaIEEE transactions on information theory
Attiva dal 1963
Editore: Institute of Electrical and Electronics Engineers, - [New York
Paese di pubblicazione: Stati Uniti d'America
Lingua: inglese
ISSN: 0018-9448
Titolo chiave: IEEE transactions on information theory
Titolo proprio: IEEE transactions on information theory
Titolo abbreviato: IEEE trans. inf. theory
Titoli alternativi:
  • Institute of Electrical and Electronics Engineers transactions on information theory
  • Transactions on information theory
  • Information theory
Numero volume della rivista50
Fascicolo della rivista9
DOI10.1109/TIT.2004.833353
Verificato da referee-
Stato della pubblicazione-
Indicizzazione (in banche dati controllate)
  • ISI Web of Science (WOS) (Codice:000223579500009)
Parole chiavelow-density parity-check (LDPC) codes, memory mapping, parallel implementation, turbo codes
Link (URL, URI)-
Titolo parallelo-
Data di accettazione-
Note/Altre informazioni-
Strutture CNR
  • IEIIT — Istituto di elettronica e di ingegneria dell'informazione e delle telecomunicazioni
Moduli CNR
  • ICT.P07.001.001 : Sistemi e dispositivi per le tecnologie dell'informazione
Progetti Europei-
Allegati
Mapping interleaving laws to parallel Turbo and LDPC decoder architectures (documento privato )
Tipo documento: application/pdf