| Tipo di prodotto | Articolo in rivista |
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| Titolo | A fabrication process for a silicon tunnel barrier with self aligned gate |
| Anno di pubblicazione | 2006 |
| Formato | Cartaceo |
| Autore/i | G. Pennelli, M. Piotto |
| Affiliazioni autori | Dipartimento di Ingegneria dell' Informazione, Università di Pisa, Via G. Caruso, I-56122 Pisa, Italy IEIIT - Pisa, CNR, Via G. Caruso, I-56122 Pisa, Italy |
| Autori CNR e affiliazioni |
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| Lingua/e |
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| Abstract | A process for fabricating a device based on tunneling through a very thin vertical silicon membrane is presented. The process has been developed on a ?1 1 0? oriented silicon wafer using high resolution e-beam lithography and KOH anisotropic etching to define the structure. A single evaporation step allows the fabrication of both the source-drain contacts and a control gate self aligned to the top of the silicon membrane. A vertical silicon membrane with a thickness of 15 nm has been obtained. |
| Lingua abstract | inglese |
| Altro abstract | - |
| Lingua altro abstract | - |
| Pagine da | 1559 |
| Pagine a | 1562 |
| Pagine totali | - |
| Rivista | Microelectronic engineering Attiva dal 1983 Editore: North-Holland - Amsterdam Paese di pubblicazione: Paesi Bassi Lingua: inglese ISSN: 0167-9317 Titolo chiave: Microelectronic engineering Titolo proprio: Microelectronic engineering. Titolo abbreviato: Microelectron. eng. |
| Numero volume della rivista | 83 |
| Fascicolo della rivista | 4-9 |
| DOI | 10.1016/j.mee.2006.01.179 |
| Verificato da referee | Sì: Internazionale |
| Stato della pubblicazione | - |
| Indicizzazione (in banche dati controllate) |
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| Parole chiave | Electron beam lithography, Micromachining, Silicon, Tunneling |
| Link (URL, URI) | - |
| Titolo parallelo | - |
| Data di accettazione | - |
| Note/Altre informazioni | - |
| Strutture CNR |
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| Moduli CNR | |
| Progetti Europei | - |
| Allegati |
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| Editore |
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| Rivista ISI | MICROELECTRONIC ENGINEERING [09547J0] |
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